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淺談FPGA配置狀態字寄存器Status Register的調試

電子設計 ? 2020-12-01 12:20 ? 次閱讀

Xilinx的FPGA有多種配置接口,如SPI,BPI,SeletMAP,Serial,JTAG等;如果從時鐘發送者的角度分,還可以分為主動Master(即由FPGA自己發送配置時鐘信號CCLK)和被動Slave(即由外部器件提供配置所需要的時鐘信號);另外還可由板上穩定晶振提供時鐘信號,經由FPGA的EMCCLK接口,再從CCLK端口送出。

如此多的配置形式,一旦發生配置失敗怎么辦?大家都知道先要查看一下板子上FPGA的DONE管腳。但絕大多數情況下,DONE管腳此時會是低電平,只能證明配置確實失敗了。但是失敗的原因到底是什么呢?調試到底應該如何入手呢?

答案是:

第一步要做的,永遠都是拉出FPGA的狀態字寄存器Status Register看,它能直接告訴你或者極大地輔助判斷失敗的原因!不管FPGA的型號是哪個,不管用的下載工具是Vivado HW Manager還是ISE的iMPACT,不管軟件的版本如何,永遠都是這個。

Xilinx FPGA的狀態字,在賽靈思所有器件系列中都基本保持一致的定義(個別位由于系列特性不同可能有細微區別,這些不是最重要的,不在我們今天討論的范圍內)。

以UltraScale/UltraScale+系列為例,我們看看UG570上對狀態字的完整定義:

?

?

?

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?

表格里面已經很清楚地解釋了每一個bit位代表的意義。下面學習如何讀出狀態字并從其具體值中判斷失敗原因。

我們先來讀一下一片未作配置的FPGA的狀態字看看。首先,用下載線連接好板子和電腦,板子上好電。打開Vivado硬件管理器,掃描板子上的JTAG鏈 (Open target -Auto Connect), 板子上的JTAG鏈中的器件會顯示在Hardware窗口中:

?

?

鼠標選中掃描出的FPGA器件,在下方的Hardware Device Properties窗口中,選擇Properties項,會出現該FPGA的一系列屬性。找到其中的REGISTER分類,展開,第二個寄存器CONFIG_STATUS, 即是我們要討論的狀態字了。

?

?

注意FPGA此時的狀態是Not Programmed, 那么對應的狀態字展開如下:

?

?

這里可以看到的是一個配置前的狀態字的標準狀態:

只有BIT02 PLL_LOCK, BIT03 DCI_MATCH, BIT11 INIT_B_INTERNAL, BIT12 INIT_B_PIN的值必須是1;

BIT08-10 MODE PINS,BIT21 SECURITY_STATUS, BIT25-26 BUS_WIDTH,BIT28 PUDC_B根據FPGA和板子具體的設定,可以為1或者0,其他都必須是0。

如果一上電,狀態字就表現出了非典型值,那么大概率硬件上就有錯誤或者不合理的地方了。比較典型的幾個例子:

1. 狀態字全0

REGISTER.CONFIG_STATUS 00000000000000000000000000000000

這種情況,說明FPGA被強行控制在全局復位狀態了。一般是硬件上PROGRAM_B管腳,或者INIT_B管腳被錯誤的拉到了地上,兩個管腳上的有效電平為0.

非常偶爾的情況下,當DONE管腳被錯誤拉為0電平時也能出現此種狀態字。

2. 狀態字全1,或者一串1后面跟著一個到數個0(一般不超過4個)

REGISTER.CONFIG_STATUS 11111111111111111111111111111111

REGISTER.CONFIG_STATUS 11111111111111111111111111111110

REGISTER.CONFIG_STATUS 11111111111111111111111111111100

這種一般是板子上設計的JTAG鏈里面不只一個FPGA器件,比如是Xilinx的FPGA和一個第三方的CPLD串聯等。

由于Vivado里面并沒有第三方器件的BSDL文件,那么在掃描整個JTAG鏈時,它無法識別鏈中各器件的型號以及數目,所以往往從TDO管腳中移位出一串1來。如果Xilinx的FPGA位于鏈的末端(接近TDO的位置),那么有時可以識別出正確的FPGA型號。但是這種情況仍然無法正確進行將要進行的配置操作。另外很多例子中則是FPGA的型號也被識別錯誤了。

解決方案如下:

https://www.xilinx.com/support/answers/61312.html

3. Unknown Device/Many Unknow Devices

此時,不要說狀態字無法檢測了,整個JTAG已經無法正確掃描,Vivado里面無法識別出任何器件。這一般是板子上的JTAG接口的TDO或者鏈中最后一個器件的輸出管腳TDO,被短接到了地平面上。

除了上述典型情況,當然還有很多一上電就無法繼續配置的情況,原因不勝枚舉。這種情況下請詳細描述你的JTAG鏈構成,讀出當前的狀體字(如何還能夠讀的話),在論壇上發貼問問Xilinx的專家吧:

https://forums.xilinx.com/t5/%E8%B5%9B%E7%81%B5%E6%80%9D%E4%B8%AD%E6%96%...

如果狀態字正常,可以接下來進行配置操作。或者是在你的配置失敗后,保留失敗現場再連接好板子和電腦繼續讀出狀態字。

如果你的板子已經重新上下電了,那么當時失敗的場景也就消失了。這也就是我們一再強調失敗后要保留現場,板子上要保留JTAG接口的原因。當然在設計成熟后,或者實驗室調試工作結束后,可以去掉JTAG接口以期得到產品更高的安全性。

配置完成后,得到的狀態字如下:

REGISTER.CONFIG_STATUS 00010010100100000111110111111100

?

?

注意其中的:

BIT02 PLL_LOCK, BIT03 DCI_MATCH, 絕大多數情況已經變為1;

BIT04 EOS,BIT05 GTS, BIT06 GWE, BIT07 GHITH,以及BIT11 INIT_BINTERNAL, BIT12 INIT_B_PIN,BIT13 DONE_INTERNAL, BIT14 DONE_PIN必然是1;

BIT18-20 STARTUP_STATTE應該是100;

BIT25-26 BUS_WIDTH應該是檢測出了正確的配置位寬,或者在serial的情況下,保持默認的01值;

其他BIT01 DECRYPTOR, BIT09-10 MODE_PINS, BIT21-23 SECURITY_STATUS, BIT28 PUDC_B, BIT30CFGBVS_PIN, 根據你的使用,有可能是其他的0或者1組合。

RESERVED的不用管。

如果不是這種結果,那么就要看看出什么問題了。

在一些相對簡單,典型的情況下,只看某一位就可以直接得到想要的答案。

1) BIT00, CRC error為1

在不是狀態字全1的情況下CRC error位為1,說明配置出現了CRC錯誤。這是一種很常見,但比較難修復的錯誤,因為CRC錯誤的原因一般是因為板子上的信號質量(SI, Signal Integrity)不行,傳輸數據的過程中0/1電平判決錯誤,導致配置數據寫入失敗。

如何確定真的是SI問題呢?看失敗概率。CRC錯誤一般是隨機出錯的,并不一定100%失敗(除非板子的信號差得沒法用了,這個一般不會)。那么配置文件中01翻轉的次數越少,出錯的概率越小。你可以生成一個只點亮板上一盞LED的小測試設計,此時bit文件中有效數據(1)非常少,試著下載該bit看看,是不是配置失敗率降低了?如果是,那么基本可以確定了。

一旦出現這種情況,可以嘗試的辦法有:

1. 降低CCLK頻率

2. 在CCLK的輸入端(以及輸出端),加入合適的端接電路

3. 換用更高質量的配置時鐘(比如使用質量較好的晶振通過EMCCLK提供時鐘)

4. 改善數據鏈路的信號質量,如果對待CCLK,同樣在數據通路上加入合適的端接匹配電路

總而言之,要做的就是改善板上的信號質量。如果板子SI實在太差,那只有改板,或者嘗試下其他配置方式了。

2) 其他位都正常,BIT13 DONE_INTERNAL也為1了,但是BIT14 DONE_PIN為0,FPGA不工作!

這種情況,其實配置數據已經完整、正確的送入FPGA并且被接收了,但是FPGA的DONE管腳連接不正確,導致DONE沒有或者沒有在規定時間內上拉到要求的電平,從而導致FPGA最終的啟動失敗。

Xilinx的FPGA,一般要求DONE管腳上外加一個上拉電阻(330 ohm, 4.7K ohm等,不同系列要求不同,請參照對應的Configuration User Guide)。如果這個上拉電阻沒有加,或者加的阻值過大或過小,那么DONE管腳無法在規定的時間里面達到高電平,此時內部配置控制器會認為配置失敗了,典型情況就是DONE internal為高(內部數據接收完畢,內部釋放了),但是DONE外部管腳為低。

此時需要做的,就是檢查PCB上DONE部分的設計,看看是不是有和其他管腳相連的情況,被其他管腳強行拉低了。或者是設計的DONE點亮LED燈電路不合理, LED通電后把DONE管腳的電平降為低電平。

如果你不清楚如何設計這部分電路,從 www.xilinx.com 上,找到一款和你使用的FPGA型號相同或者同系列的開發板,參考它的原理圖設計。

3) BIT29 BAD PACKET error

Bit29為1,大概率也是CRC錯誤。這不過這個CRC錯誤比較特殊,出錯位跑到了配置文件里面的命令上,導致配置命令變成了一個無效無意義的指令。此時狀態字會報出bad packet error。

和CRC錯誤的隨機性一樣,多次重復加載過程,大概率出錯的數據位下次落到其他的數據上。由于配置數據的數量遠遠大于配置命令,那么很有可能下次出錯看到的是BIT00 CRC ERROR為1.

如果每次都是BAD PACKET error,更要懷疑使用的配置文件已經損壞。比如進行了非法改寫。Xilinx的任何配置文件,都是禁止手工修改的。

4) BIT15 IDCODE Error為1.

配置文件下載時,都要先經過FPGA的IDCODE校驗。如果這一步通不過,那么后續的配置不會進行。這種情況下,看看配置文件的bit/bin/mcs是不是給錯了。或者FPGA器件有silicon revision的變化。舉個例子,有的系列ES芯片和Production芯片的配置文件是不能兼容的。這種錯誤情況,如果是用JTAG通過Vivado下載,那么log里面也會有相應的提示。

5) BIT13 DONE_INTERNAL+ BIT14 DONE_PIN均為0

這也是一種較常見的錯誤。此時要重點檢查一下BIT07 GHIGH位,看看它是不是1。如果是,那么大概率是,你的CCLK時鐘給的不夠多。FPGA在接收完所有的配置數據后,還需要一定數量的CCLK時鐘去完成內部的初始化。如果發送端,此時常常是一個CPU用Slave模式加載,認為有效數據結束,強行停止了進一步的時鐘發送,那么有時可以觀測到此種狀況。此時去檢查BIT18-20 STARTUP_STATE,根據具體的情況,也有一定概率看到不是預期的100.

標準的做法是,在默認設置下持續發送CCLK時鐘,直至檢測到DONE管腳已經拉高,然后再多發送至少64個時鐘信號。如果修改了配置默認設置,比如選擇了wait for PLL to lock,那么需要更多的時鐘信號。

6) 狀態字看起來和沒有發出配置數據,即和剛上電的表現一樣。

這種情況,說明所有發出的配置數據都被FPGA忽略掉了,因為它不認為你發送過來的是有效配置數據。

FPGA的配置文件里面,有一個數據同步頭,一般是AA 99 55 66。如果由于某種原因,這個同步頭FPGA都沒有認出來,那么后續的數據會被它全部忽略。

一般的原因是:

1. 在非serial配置模式中,沒有正確的做Byte Swap;

2. 配置文件生成時,BPI數據線寬設置不對(x8, x16, x32選錯了)

3. SPI的x1, x2, x4選擇錯誤;

4. 嚴重的板級SI問題導致的CRC錯誤;

以上列舉了常見的一些配置錯誤和其狀態字的相應表現。需要注意的是,狀態字寄存器有32位,其組合可以說是相當多的。除了上述情況,配置失敗定位還可能需要結合狀態字,加載過程中log文件,硬件設計原理圖和工具版本信息,以及通過其他一些配置接口在不同條件下去對比測試才能逐步定位。

編輯:hfy


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在二十世紀九十年代末,可編程邏輯器件(PLD)的復雜度已經能夠在單個可編程器件內實現整個系統,完整的....
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SMV512K32-SP 16MB 防輻射 SRAM

SMV512K32是一款高性能異步CMOS SRAM,由32位524,288個字組成。可在兩種模式:主控或受控間進行引腳選擇。主設件為用戶提供了定義的自主EDAC擦除選項。從器件選擇采用按要求擦除特性,此特性可由一個主器件啟動。根據用戶需要,可提供3個讀周期和4個寫周期(描述如下)。 特性 20ns讀取,13.8ns寫入(最大存取時間) 與商用 512K x 32 SRAM器件功能兼容 內置EDAC(錯誤偵測和校正)以減輕軟錯誤 用于自主校正的內置引擎 CMOS兼容輸入和輸出電平,3態雙向數據總線 3.3±0.3VI /O,1.8±0.15V內核 輻射性能放射耐受性是一個基于最初器件標準的典型值。輻射數據和批量驗收測試可用 - 細節請與廠家聯系。 設計使用基底工程和抗輻射(HBD)與硅空間技術公司(SST)許可協議下的< sup> TM 技術和存儲器設計。 TID抗擾度&gt; 3e5rad(Si) SER&lt; 5e-17翻轉/位 - 天使用(CRPLE96來計算用于與地同步軌道,太陽安靜期的SER。 LET = 110 MeV (T = 398K) 采用76引線陶瓷方形扁平封裝 可提供工程評估(/EM)樣品這些部件只用于工程評估。它們的加工工藝為非兼容流程(例如,無預燒過程等),...
發表于 01-08 17:47 ? 241次 閱讀
SMV512K32-SP 16MB 防輻射 SRAM

SN74HCT273A 具有清零功能的八路 D 類觸發器

與其它產品相比?D 類觸發器 ? Technology Family VCC (Min) (V) VCC (Max) (V) Rating Operating temperature range (C) ? SN74HCT273A HCT ? ? 2 ? ? 6 ? ? Catalog ? ? -40 to 85 ? ?
發表于 01-08 17:46 ? 198次 閱讀
SN74HCT273A 具有清零功能的八路 D 類觸發器

SN74HC273A 具有清零功能的八路 D 類觸發器

與其它產品相比?D 類觸發器 ? Technology Family VCC (Min) (V) VCC (Max) (V) Bits (#) Rating Operating temperature range (C) ? SN74HC273A HC ? ? 2 ? ? 6 ? ? 8 ? ? Catalog ? ? -40 to 85 ? ?
發表于 01-08 17:46 ? 275次 閱讀
SN74HC273A 具有清零功能的八路 D 類觸發器

SN74ABT16373A 具有三態輸出的 16 位透明 D 類鎖存器

'ABT16373A是16位透明D型鎖存器,具有3態輸出,專為驅動高電容或相對低阻抗負載而設計。它們特別適用于實現緩沖寄存器,I /O端口,雙向總線驅動器和工作寄存器。 這些器件可用作兩個8位鎖存器或一個16位鎖存器。當鎖存使能(LE)輸入為高電平時,Q輸出跟隨數據(D)輸入。當LE變為低電平時,Q輸出鎖存在D輸入端設置的電平。 緩沖輸出使能(OE \)輸入可用于將8個輸出置于正常邏輯狀態(高或低邏輯電平)或高阻態。在高阻抗狀態下,輸出既不會加載也不會顯著驅動總線。高阻抗狀態和增加的驅動提供了驅動總線的能力,而無需接口或上拉組件。 OE \不會影響鎖存器的內部操作。當輸出處于高阻態時,可以保留舊數據或輸入新數據。 當VCC介于0和2.1 V之間時,器件在上電或斷電期間處于高阻態。但是,為了確保2.1 V以上的高阻態,OE \應通過上拉電阻連接到VCC;電阻的最小值由驅動器的電流吸收能力決定。 SN54ABT16373A的特點是可在-55°C至125°C的整個軍用溫度范圍內工作。 SN74ABT16373A的特點是在-40°C至85°C的溫度范圍內工作。 ...
發表于 10-11 15:07 ? 132次 閱讀
SN74ABT16373A 具有三態輸出的 16 位透明 D 類鎖存器

SN74ALVCH16820 具有雙路輸出和三態輸出的 3.3V 10 位觸發器

這個10位觸發器設計用于1.65 V至3.6 VVCC操作。 < p> SN74ALVCH16820的觸發器是邊沿觸發的D型觸發器。在時鐘(CLK)輸入的正跳變時,器件在Q輸出端提供真實數據。 緩沖輸出使能(OE)輸入可用于將10個輸出放入正常邏輯狀態(高或低邏輯電平)或高阻態。在高阻抗狀態下,輸出既不會加載也不會顯著驅動總線。高阻抗狀態和增加的驅動提供了驅動總線的能力,而無需接口或上拉組件。 OE \輸入不會影響觸發器的內部操作。當輸出處于高阻態時,可以保留舊數據或輸入新數據。 為確保上電或斷電期間的高阻態,OE \應連接到VCC通過上拉電阻;電阻的最小值由驅動器的電流吸收能力決定。 提供有源總線保持電路,用于將未使用或未驅動的輸入保持在有效的邏輯電平。不建議在上拉電路中使用上拉或下拉電阻。 特性 德州儀器廣播公司的成員?系列 數據輸入端的總線保持消除了對外部上拉/下拉電阻的需求 每個JESD的閂鎖性能超過250 mA 17 ESD保護超過JESD 22 2000-V人體模型(...
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SN74ALVCH16820 具有雙路輸出和三態輸出的 3.3V 10 位觸發器

SN74ABT16374A 具有三態輸出的 16 位邊沿 D 類觸發器

'ABT16374A是16位邊沿觸發D型觸發器,具有3態輸出,專為驅動高電容或相對低阻抗而設計負載。它們特別適用于實現緩沖寄存器,I /O端口,雙向總線驅動器和工作寄存器。 這些器件可用作兩個8位觸發器或一個16位觸發器。在時鐘(CLK)輸入的正跳變時,觸發器的Q輸出采用在數據(D)輸入處設置的邏輯電平。 緩沖輸出使能(OE \)輸入可用于將8個輸出置于正常邏輯狀態(高或低邏輯電平)或高阻態。在高阻抗狀態下,輸出既不會加載也不會顯著驅動總線。高阻抗狀態和增加的驅動提供了驅動總線的能力,而無需接口或上拉組件。 OE \不會影響觸發器的內部操作。當輸出處于高阻態時,可以保留舊數據或輸入新數據。 當VCC介于0和2.1 V之間時,器件在上電或斷電期間處于高阻態。但是,為了確保2.1 V以上的高阻態,OE \應通過上拉電阻連接到VCC;電阻的最小值由驅動器的電流吸收能力決定。 SN54ABT16374A的特點是可在-55°C至125°C的整個軍用溫度范圍內工作。 SN74ABT16374A的特點是在-40°C至85°C的溫度范圍內工作。 特性 ...
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SN74ABT16374A 具有三態輸出的 16 位邊沿 D 類觸發器

SN74AHCT16374 具有三態輸出的 16 位邊沿 D 類觸發器

'AHCT16374器件是16位邊沿觸發D型觸發器,具有3態輸出,專為驅動高電容或相對較低的電容而設計阻抗負載。它們特別適用于實現緩沖寄存器,I /O端口,雙向總線驅動器和工作寄存器。 這些器件可用作兩個8位觸發器或一個16位觸發器。在時鐘(CLK)輸入的正跳變時,觸發器的Q輸出取數據(D)輸入的邏輯電平。 緩沖輸出使能(OE \)輸入可用于將8個輸出置于正常邏輯狀態(高或低邏輯電平)或高阻態。在高阻抗狀態下,輸出既不會加載也不會顯著驅動總線。高阻抗狀態和增加的驅動提供了驅動總線的能力,而無需接口或上拉組件。 為了確保上電或斷電期間的高阻態,OE \應通過上拉電阻連接到VCC;電阻的最小值由驅動器的電流吸收能力決定。 OE \不會影響觸發器的內部操作。當輸出處于高阻態時,可以保留舊數據或輸入新數據。 SN54AHCT16374的特點是可在-55°C至125°C的整個軍用溫度范圍內工作。 SN74AHCT16374的工作溫度范圍為-40°C至85°C。   特性 德州儀器WidebusTM家庭成員 EPICTM(...
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SN74AHCT16374 具有三態輸出的 16 位邊沿 D 類觸發器

CY74FCT162374T 具有三態輸出的 16 位邊沿觸發 D 類觸發器

CY74FCT16374T和CY74FCT162374T是16位D型寄存器,設計用作高速,低功耗總線應用中的緩沖寄存器。通過連接輸出使能(OE)和時鐘(CLK)輸入,這些器件可用作兩個獨立的8位寄存器或單個16位寄存器。流通式引腳排列和小型收縮包裝有助于簡化電路板布局。 使用Ioff為部分斷電應用完全指定此設備。 Ioff電路禁用輸出,防止在斷電時損壞通過器件的電流回流。 CY74FCT16374T非常適合驅動高電容負載和低阻抗背板。 CY74FCT162374T具有24 mA平衡輸出驅動器,輸出端帶有限流電阻。這減少了對外部終端電阻的需求,并提供最小的下沖和減少的接地反彈。 CY74FCT162374T非常適合驅動傳輸線。 特性 Ioff支持部分省電模式操作 邊沿速率控制電路用于顯著改善的噪聲特性 典型的輸出偏斜< 250 ps ESD&gt; 2000V TSSOP(19.6密耳間距)和SSOP(25密耳間距)封裝 工業溫度范圍-40°C至+ 85°C VCC= 5V±10% CY74FCT16374T特點: ...
發表于 10-11 11:28 ? 215次 閱讀
CY74FCT162374T 具有三態輸出的 16 位邊沿觸發 D 類觸發器

SN74ALVCH16260 具有三態輸出的 12 位至 24 位多路復用 D 類鎖存器

這個12位至24位多路復用D型鎖存器設計用于1.65 V至3.6 VVCC操作。 SN74ALVCH16260用于必須將兩個獨立數據路徑復用到單個數據路徑或從單個數據路徑解復用的應用中。典型應用包括在微處理器或總線接口應用中復用和/或解復用地址和數據信息。該器件在存儲器交錯應用中也很有用。 三個12位I /O端口(A1-A12,1B1-1B12和2B1-2B12)可用于地址和/或數據傳輸。輸出使能(OE1B \,OE2B \和OEA \)輸入控制總線收發器功能。 OE1B \和OE2B \控制信號還允許在A到B方向上進行存儲體控制。 可以使用內部存儲鎖存器存儲地址和/或數據信息。鎖存使能(LE1B,LE2B,LEA1B和LEA2B)輸入用于控制數據存儲。當鎖存使能輸入為高電平時,鎖存器是透明的。當鎖存使能輸入變為低電平時,輸入端的數據被鎖存并保持鎖存,直到鎖存使能輸入返回高電平為止。 確保上電或斷電期間的高阻態,OE \應通過上拉電阻連接到VCC;電阻的最小值由驅動器的電流吸收能力決定。 提供有源總線保持電路,用于保持有效邏輯電平的未使用或浮動數據輸入。 < p> SN74ALVCH16260的工...
發表于 10-11 11:08 ? 51次 閱讀
SN74ALVCH16260 具有三態輸出的 12 位至 24 位多路復用 D 類鎖存器

SN74ALVCH16374 具有三態輸出的 16 位邊沿 D 類觸發器

這個16位邊沿觸發D型觸發器設計用于1.65 V至3.6 VVCC操作。 SN74ALVCH16374特別適用于實現緩沖寄存器,I /O端口,雙向總線驅動器和工作寄存器。它可以用作兩個8位觸發器或一個16位觸發器。在時鐘(CLK)輸入的正跳變時,觸發器的Q輸出取數據(D)輸入的邏輯電平。 OE \可用于將8個輸出置于正常邏輯狀態(高或低邏輯電平)或高阻態。在高阻抗狀態下,輸出既不會加載也不會顯著驅動總線。高阻抗狀態和增加的驅動提供了驅動總線的能力,而無需接口或上拉組件。 OE \不會影響觸發器的內部操作。當輸出處于高阻態時,可以保留舊數據或輸入新數據。 為確保上電或斷電期間的高阻態,OE \應連接到VCC通過上拉電阻;電阻的最小值由驅動器的電流吸收能力決定。 有源總線保持電路將未使用或未驅動的輸入保持在有效的邏輯狀態。不建議在上拉電路中使用上拉或下拉電阻。 特性 德州儀器廣播公司的成員?系列 工作電壓范圍為1.65至3.6 V 最大tpd為4.2 ns,3.3 V ±24-mA輸出驅動在3.3 V 數據輸入...
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SN74ALVCH16374 具有三態輸出的 16 位邊沿 D 類觸發器

SN74ALVCH16373 具有三態輸出的 16 位透明 D 類鎖存器

這個16位透明D型鎖存器設計用于1.65 V至3.6 VVCC操作。 SN74ALVCH16373特別適用于實現緩沖寄存器,I /O端口,雙向總線驅動器和工作寄存器。該器件可用作兩個8位鎖存器或一個16位鎖存器。當鎖存使能(LE)輸入為高電平時,Q輸出跟隨數據(D)輸入。當LE變為低電平時,Q輸出鎖存在D輸入設置的電平。 緩沖輸出使能(OE)輸入可用于將8個輸出置于正常狀態邏輯狀態(高或低邏輯電平)或高阻態。在高阻抗狀態下,輸出既不會加載也不會顯著驅動總線。高阻抗狀態和增加的驅動提供了驅動總線的能力,而無需接口或上拉組件。 OE \不會影響鎖存器的內部操作。當輸出處于高阻態時,可以保留舊數據或輸入新數據。 為確保上電或斷電期間的高阻態,OE \應連接到VCC通過上拉電阻;電阻的最小值由驅動器的電流吸收能力決定。 有源總線保持電路將未使用或未驅動的輸入保持在有效的邏輯狀態。不建議在上拉電路中使用上拉或下拉電阻。 特性 德州儀器廣播公司的成員?系列 工作電壓范圍為1.65 V至3.6 V 最大tpd3.6 ns,3.3 V ...
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SN74ALVCH16373 具有三態輸出的 16 位透明 D 類鎖存器

SN74LVCH16373A 具有三態輸出的 16 位透明 D 類鎖存器

這個16位透明D型鎖存器設計用于1.65 V至3.6 VVCC操作。 特性 德州儀器寬帶總線系列成員 典型VOLP(輸出接地反彈) &lt; 0.8 V,VCC= 3.3 V,TA= 25°C 典型VOHV(輸出V < sub> OH Undershoot) &gt; 2 V在VCC= 3.3 V,TA= 25°C Ioff支持實時插入,部分 - 電源關閉模式和后驅動保護 支持混合模式信號操作(具有3.3VVCC的5V輸入和輸出電壓) < li>數據輸入端的總線保持消除了對外部上拉或下拉電阻的需求 每個JESD的閂鎖性能超過250 mA 17 ESD保護超過JESD 22 < ul> 2000-V人體模型(A114-A) 200-V機型(A115-A) 參數 與其它產品相比 D 類鎖存器   Technology Family VCC (Min) (V) VCC (Max) (V) Bits (#) ...
發表于 10-11 11:00 ? 231次 閱讀
SN74LVCH16373A 具有三態輸出的 16 位透明 D 類鎖存器

SN74ABTH16260 具有三態輸出的 12 位至 24 位多路復用 D 類鎖存器

SN54ABT16260和SN74ABTH16260是12位至24位多路復用D型鎖存器,用于必須復用兩條獨立數據路徑的應用中,或者從單個數據路徑中解復用。典型應用包括在微處理器或總線接口應用中復用和/或解復用地址和數據信息。該器件在存儲器交錯應用中也很有用。 三個12位I /O端口(A1-A12,1B1-1B12和2B1-2B12)可用于地址和/或數據傳輸。輸出使能(OE1B \,OE2B \和OEA \)輸入控制總線收發器功能。 OE1B \和OE2B \控制信號還允許A-to-B方向的存儲體控制。 可以使用內部存儲鎖存器存儲地址和/或數據信息。鎖存使能(LE1B,LE2B,LEA1B和LEA2B)輸入用于控制數據存儲。當鎖存使能輸入為高電平時,鎖存器是透明的。當鎖存使能輸入變為低電平時,輸入端的數據被鎖存并保持鎖存狀態,直到鎖存使能輸入返回高電平為止。 當VCC介于0和2.1 V之間時,器件在上電或斷電期間處于高阻態。但是,為了確保2.1 V以上的高阻態,OE \應通過上拉電阻連接到VCC;電阻的最小值由驅動器的電流吸收能力決定。 提供有源總線保持電路,用于保持有效邏輯電平的未使用或浮動數據輸入。 ...
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SN74ABTH16260 具有三態輸出的 12 位至 24 位多路復用 D 類鎖存器

SN74ABT162823A 具有三態輸出的 18 位總線接口觸發器

這些18位總線接口觸發器具有3態輸出,專為驅動高電容或相對低阻抗負載而設計。它們特別適用于實現更寬的緩沖寄存器,I /O端口,帶奇偶校驗的雙向總線驅動器和工作寄存器。 ?? ABT162823A器件可用作兩個9位觸發器或一個18位觸發器。當時鐘使能(CLKEN)\輸入為低電平時,D型觸發器在時鐘的低到高轉換時輸入數據。將CLKEN \置為高電平會禁用時鐘緩沖器,從而鎖存輸出。將清零(CLR)\輸入設為低電平會使Q輸出變為低電平而與時鐘無關。 緩沖輸出使能(OE)\輸入將9個輸出置于正常邏輯狀態(高電平)或低電平)或高阻抗狀態。在高阻抗狀態下,輸出既不會加載也不會顯著驅動總線。高阻抗狀態和增加的驅動器提供了驅動總線線路的能力,無需接口或上拉組件。 OE \不會影響觸發器的內部操作。當輸出處于高阻態時,可以保留舊數據或輸入新數據。 輸出設計為源電流或吸收電流高達12 mA,包括等效的25- 串聯電阻,用于減少過沖和下沖。 這些器件完全符合熱插拔規定使用Ioff和上電3狀態的應用程序。 Ioff電路禁用輸出,防止在斷電時損壞通過器件的電流回流。上電和斷電期間,上電三態電路將輸出置...
發表于 10-11 10:48 ? 62次 閱讀
SN74ABT162823A 具有三態輸出的 18 位總線接口觸發器

SN74ABTH162260 具有串聯阻尼電阻和三態輸出的 12 位到 24 位多路復用 D 類鎖存器

'ABTH162260是12位至24位多路復用D型鎖存器,用于兩個獨立數據路徑必須復用或復用的應用中。 ,單一數據路徑。典型應用包括在微處理器或總線接口應用中復用和/或解復用地址和數據信息。這些器件在存儲器交錯應用中也很有用。 三個12位I /O端口(A1-A12,1B1-1B12和2B1-2B12)可用于地址和/或數據傳輸。輸出使能(OE1B \,OE2B \和OEA \)輸入控制總線收發器功能。 OE1B \和OE2B \控制信號還允許A-to-B方向的存儲體控制。 可以使用內部存儲鎖存器存儲地址和/或數據信息。鎖存使能(LE1B,LE2B,LEA1B和LEA2B)輸入用于控制數據存儲。當鎖存使能輸入為高電平時,鎖存器是透明的。當鎖存使能輸入變為低電平時,輸入端的數據被鎖存并保持鎖存狀態,直到鎖存使能輸入返回高電平為止。 B端口輸出設計為吸收高達12 mA的電流,包括等效的25系列電阻,以減少過沖和下沖。 提供有源總線保持電路,用于保持有效邏輯電平的未使用或浮動數據輸入。 當VCC介于0和2.1 V之間時,器件在上電或斷電期間處于高阻態。但是,為了確保2.1 V以上的高阻態,OE \應通過...
發表于 10-11 10:45 ? 70次 閱讀
SN74ABTH162260 具有串聯阻尼電阻和三態輸出的 12 位到 24 位多路復用 D 類鎖存器

SN74ABT162841 具有三態輸出的 20 位總線接口 D 類鎖存器

這些20位透明D型鎖存器具有同相三態輸出,專為驅動高電容或相對低阻抗負載而設計。它們特別適用于實現緩沖寄存器,I /O端口,雙向總線驅動器和工作寄存器。 ?? ABT162841器件可用作兩個10位鎖存器或一個20位鎖存器。鎖存使能(1LE或2LE)輸入為高電平時,相應的10位鎖存器的Q輸出跟隨數據(D)輸入。當LE變為低電平時,Q輸出鎖存在D輸入設置的電平。 緩沖輸出使能(10E或2OE)輸入可用于放置輸出。相應的10位鎖存器處于正常邏輯狀態(高或低邏輯電平)或高阻態。在高阻抗狀態下,輸出既不會加載也不會顯著驅動總線。 輸出設計為吸收高達12 mA的電流,包括等效的25- 用于減少過沖和下沖的串聯電阻。 這些器件完全適用于使用I的熱插入應用關閉并啟動3狀態。 Ioff電路禁用輸出,防止在斷電時損壞通過器件的電流回流。上電和斷電期間,上電三態電路將輸出置于高阻態,從而防止驅動器沖突。 為確保上電或斷電期間的高阻態, OE \應通過上拉電阻連接到VCC;電阻的最小值由驅動器的電流吸收能力決定。 OE \不影響鎖存器的內部操作。當輸出處于高阻態時,可以保留舊數據...
發表于 10-11 10:43 ? 128次 閱讀
SN74ABT162841 具有三態輸出的 20 位總線接口 D 類鎖存器

SN74ALVTH16821 具有三態輸出的 2.5V/3.3V 20 位總線接口觸發器

'ALVTH16821器件是20位總線接口觸發器,具有3態輸出,設計用于2.5 V或3.3 VVCC操作,但能夠為5 V系統環境提供TTL接口。 這些器件可用作兩個10位觸發器或一個20位觸發器。 20位觸發器是邊沿觸發的D型觸發器。在時鐘(CLK)的正跳變時,觸發器存儲在D輸入端設置的邏輯電平。 緩沖輸出使能(OE \)輸入可用于將10個輸出置于正常邏輯狀態(高電平或低電平)或高阻態。在高阻抗狀態下,輸出既不會加載也不會顯著驅動總線。高阻抗狀態和增加的驅動提供了驅動總線的能力,而無需接口或上拉組件。 OE \不會影響觸發器的內部操作。當輸出處于高阻態時,可以保留舊數據或輸入新數據。 當VCC介于0和1.2 V之間時,器件在上電或斷電期間處于高阻態。但是,為了確保1.2 V以上的高阻態,OE \應通過上拉電阻連接到VCC;電阻的最小值由驅動器的電流吸收能力決定。 提供有源總線保持電路,用于保持有效邏輯電平的未使用或浮動數據輸入。 SN54ALVTH16821的特點是可在-55°C至125°C的整個軍用溫度范圍內工作。 SN74ALVTH16821的工作溫度范圍為-40&de...
發表于 10-11 10:35 ? 44次 閱讀
SN74ALVTH16821 具有三態輸出的 2.5V/3.3V 20 位總線接口觸發器

SN74ALVTH16374 具有三態輸出的 2.5V/3.3V 16 位邊沿 D 類觸發器

'ALVTH16374器件是16位邊沿觸發D型觸發器,具有3態輸出,設計用于2.5V或3.3VV < sub> CC 操作,但能夠為5 V系統環境提供TTL接口。這些器件特別適用于實現緩沖寄存器,I /O端口,雙向總線驅動器和工作寄存器。 這些器件可用作兩個8位觸發器或一個16位翻轉器。翻牌。在時鐘(CLK)的正跳變時,觸發器存儲在數據(D)輸入處設置的邏輯電平。 緩沖輸出使能(OE)輸入可用于將8個輸出置于正常邏輯狀態(高或低邏輯電平)或高阻態。在高阻抗狀態下,輸出既不會加載也不會顯著驅動總線。高阻抗狀態和增加的驅動提供了驅動總線的能力,而無需接口或上拉組件。 OE不影響觸發器的內部操作。當輸出處于高阻態時,可以保留舊數據或輸入新數據。 提供有源總線保持電路,用于保持有效邏輯電平的未使用或浮動數據輸入。 /p> 當VCC介于0和1.2 V之間時,器件在上電或斷電期間處于高阻態。但是,為了確保1.2 V以上的高阻態,OE應通過上拉電阻連接到VCC;電阻的最小值由驅動器的電流吸收能力決定。 SN54ALVTH16374的特點是在-55°C至125°C的整個軍用溫度...
發表于 10-11 10:31 ? 53次 閱讀
SN74ALVTH16374 具有三態輸出的 2.5V/3.3V 16 位邊沿 D 類觸發器

SN74ABTH16823 具有三態輸出的 18 位總線接口觸發器

這些18位觸發器具有3態輸出,專為驅動高電容或相對低阻抗負載而設計。它們特別適用于實現更寬的緩沖寄存器,I /O端口,帶奇偶校驗的雙向總線驅動器和工作寄存器。 'ABTH16823可用作兩個9位觸發器或一個18位觸發器。當時鐘使能(CLKEN \)輸入為低電平時,D型觸發器在時鐘的低到高轉換時輸入數據。將CLKEN \置為高電平會禁用時鐘緩沖器,鎖存輸出。將清零(CLR \)輸入置為低電平會使Q輸出變為低電平,與時鐘無關。 緩沖輸出使能(OE \)輸入可用于將9個輸出置于正常邏輯狀態(高或低邏輯電平)或高阻態。在高阻抗狀態下,輸出既不會加載也不會顯著驅動總線。高阻抗狀態和增加的驅動提供了驅動總線的能力,而無需接口或上拉組件。 OE \不會影響觸發器的內部操作。當輸出處于高阻態時,可以保留舊數據或輸入新數據。 當VCC介于0和2.1 V之間時,器件在上電或斷電期間處于高阻態。但是,為了確保2.1 V以上的高阻態,OE \應通過上拉電阻連接到VCC;電阻的最小值由驅動器的電流吸收能力決定。 提供有源總線保持電路,用于保持有效邏輯電平的未使用或浮動數據輸入。 ...
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SN74ABTH16823 具有三態輸出的 18 位總線接口觸發器

SN74AHCT16373 具有三態輸出的 16 位透明 D 類鎖存器

SNxAHCT16373器件是16位透明D型鎖存器,具有3態輸出,專為驅動高電容或相對低阻抗負載而設計。它們特別適用于實現緩沖寄存器,I /O端口,雙向總線驅動器和工作寄存器。 特性 德州儀器Widebus™系列的成員 EPIC™(增強型高性能注入CMOS)工藝 輸入兼容TTL電壓 分布式VCC和GND引腳最大限度地提高高速 開關噪聲 流通式架構優化PCB布局 每個JESD的閂鎖性能超過250 mA 17 ESD保護每個MIL-STD超過2000 V- 883, 方法3015;使用機器型號超過200 V(C = 200 pF,R = 0) 封裝選項包括: 塑料收縮小外形(DL)封裝 < li>薄收縮小外形(DGG)封裝 薄超小外形(DGV)封裝 80-mil精細間距陶瓷扁平(WD)封裝 25密耳的中心間距 參數 與其它產品相比 D 類鎖存器   ...
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SN74AHCT16373 具有三態輸出的 16 位透明 D 類鎖存器
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